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存储器、内建自测试方法和电子设备: 本公开提供了一种存储器、内建自测试方法和电子设备，在内建自测试过程中，通过地址模块对行地址信号进行解码，输出位置指示信号；位置指示信号表征目标字线位于奇存储部或偶存储部；进而，根据位置指示信号，将初始测试数据或者初始测试...; 孙圆圆王佳

存储器芯片内建自测试方法和电路装置: 本发明一种存储器芯片内建自测试方法和电路装置，所述方法包括：将原始测试向量输入至待测电路，以生成测试数据信号；将原始测试向量输入至寄存器中，使得原始测试向量与测试数据信号同步；对延迟后的原始测试向量和测试数据信号进行逻辑...; 杨正杰

针对存储器内建自测试的高效自动规划分组方法: 本发明的目的在于提供一种针对存储器内建自测试的高效自动规划分组方法，包括：对待分组存储器进行初步分组，再按照批次读取待分组存储器的分组信息；根据所述分组信息，对任一所述初步分组依据匹配约束优先进行再次分组，将满足匹配约束...; 邢延陈智豪李卫军蔡述庭熊晓明

一种内建自测试电路、内建自测试方法和存储器: 本公开提供了一种内建自测试电路、内建自测试方法和存储器，通过数据模块产生初始测试数据；通过翻转模块接收翻转信号，若翻转信号为第一状态，则对初始测试数据进行取反处理，产生并输出目标测试数据；若翻转信号为第二状态，则将初始测...; 孙圆圆王佳张瑞

一种AI加速器芯片PE矩阵的内建自测试修复系统: 本实用新型公开了一种AI加速器芯片PE矩阵的内建自测试修复系统，涉及AI加速器芯片电路结构设计的技术领域。通过内建自测试电路中的扫描测试生成器、可配置PE运算单元、输出响应比较器、故障PE诊断器，以及内建自修复电路中的激...; 韩超叶武剑孙博刘怡俊代伐冀光普

一种AI加速器芯片PE矩阵的内建自测试修复方法: 本发明公开了一种AI加速器芯片PE矩阵的内建自测试修复方法，涉及AI加速器芯片电路结构设计的技术领域。其内建自测试方法采用扫描测试生成器生成扫描测试激励，通过可配置PE运算单元传输输出响应，使用输出响应比较器判断输出响应...; 韩超叶武剑孙博刘怡俊代伐冀光普

一种基于BPPC算法的芯片内建自测试存储器分组方法: 本发明公开一种基于BPPC算法的芯片内建自测试存储器分组方法，属于计算、推算或计数的技术领域。该方法包括：提取存储器文件信息预处理后并存入存储器信息结构体数组；通过K‑means++算法，根据存储器属性对存储器进行初步聚...; 宋雨枢梁志鹏蔡九昊郭静静蔡志匡

基于可跨层重构LFSR的3D-SIC内建自测试方案: 2025年; 针对三维堆叠集成电路(Three-Dimensional Stacked Integrated Circuits,3D-SIC)中测试面积开销和测试数据存储量大的问题,对于n层3D-SIC,提出了一种基于可跨层重构线性反馈移位寄存器(Cross-Layer Reconfigurable Linear Feedback Shift Register,CLR-LFSR)的内建自测试(Built-In Self-Test,BIST)结构。在键合中和键合后测试阶段,可以任意组合键合前测试阶段中的LFSR,连接构成级数更大的LFSR结构,以提高包含确定位更多的测试向量的编码成功率。同时,还提出了一种设置阈值的相容压缩和最优分级重播种结合的测试数据压缩方法。通过在测试向量图着色相容时设置相容阈值,然后将相容后的测试向量按照包含的确定位个数分成2^(n)−1组,重播种生成长度不定的种子集,从而减少了测试数据存储量。在ISCAS'89电路上的实验结果表明,相对于不可重构的BIST方法,方案能够减少三维芯片43.8%的面积开销,测试数据存储量减少98.52%。; 陈田罗蓓蓓刘军刘军; 关键词：BIST 测试数据压缩

内建自测试方法和设备: 本公开提供一种内建自测试方法和设备，包括：获取待写入数据的存储区域的第一初始地址，对所述第一初始地址的至少一位地址进行屏蔽，以激活多个所述存储区域，根据所述第一压缩写地址向对应的所述存储区域中写入测试数据，获取待读出数据...; 孙圆圆王佳

内建自测试系统及电子设备: 本公开实施例提供了一种内建自测试系统及电子设备，该内建自测试系统包括：数据总线翻转信号产生器、以及与其耦接的数据总线翻转信号比较器；数据总线翻转信号产生器被配置为：将写操作数据总线翻转信号发送给数据总线翻转信号比较器，写...; 彭浩程王燚

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