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基于AVS的变 字长 解码 器的设计及其FPGA验证 解码 标准应运而生,AVS/(Audio Video coding Stan...关键词：AVS标准 FIFO FPGA 基于AVS的变 字长 解码 器的设计及其FPGA验证 2009年 变 字长 解码 器的硬件架构,在设计中采用加入FIFO的方法构成流水结构,并尽量减少变 字长 解码 器中各子模块的运行节拍,大大提高了系统的运行速度。本设计已经通了FPGA验证。该变 字长 解码 器不仅可以成为其他AVS解码 器的硬件加速器,同时由于视频编解码 标准的相似性,稍加改动即可应用在其他的视频标准中。关键词：AVS FPGA 变 字长 解码 在视频压缩标准中的可重用设计解码 标准是数字音视频产业的共同基础标准，具有巨大的产业需求。新世纪以来，随着编解码 技术本身的进步和芯片集成度、计算速度实现条件的发展，数字音视频编解码 技术标准面临更新换代的历史性机遇。我国牵头制定的数字音视频...关键词：变字长解码 视频压缩标准 可重用设计 功能模块 AVS和H.264双模高清视频解码 SOC中变 字长 解码 的设计 关键词：AVS H.264/AVC 高清数字电视 变字长解码 H.264变 字长 解码 器的硬件设计与实现 解码 复杂度很高,软件实现难以满足实时性的要求,所以需...关键词：H.264 ASIC FPGA VSP中的变 字长 解码 器设计研究 被引量：6 2001年 变 长解码 器核设计 .采用基于 PLA的并行算法 ,在 PL A中存储了以编码码字为输入 ,码值和码长为输出的各个变 长码真值表 .用从 PL A中查出的码长来控制桶形移位器的位移 ,实现每个周期解出一个码字 . VLD采用了数据驱动原理 ,并在任务分配方面进行了调整 ,以适应 VSP进行任务流水的总体要求 .关键词：MPEG-2 变字长解码 视频解码 应用于AVS视频解码 器的VLD设计 被引量：5 2005年 变 字长 解码 器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码 ,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码 720p/1080i高清AVS码流。关键词：视频解码 变字长解码 AVS 适用于H.264视频解码 器的VLD设计 被引量：6 2005年 变 字长 解码 器,根据码流特点进行模块划分,减少硬件开销;采用并行结构解NAL包,解码 效率高;采用了桶形移位器,进行并行解码 ,每个时钟解一个码字。采用Verilog语言进行设计、仿真,并通过了FPGA验证,可以在FPGA上实时解码 标准清晰度的H.264视频。用0.18μmCMOS工艺库作综合,电路规模为1.6万门左右,最高频率能够达到150MHz。关键词：专用集成电路 视频解码 变字长解码 H.264 MPEG2视频解码 器核心结构ASIC设计 解码 进行了研究.根据活动图像专家组(Moving Picture Expert Group)...关键词：MPEG2 有损压缩 变字长解码 反离散余弦变换 适用于MPEG2视频解码 的VLD设计 被引量：7 1999年 解码 的变 字长 解码 (VLD)结构,根据MPEG2 变 字长 码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。由于比特流中最长的码长为24 比特,故采用32 位的内部总线结构,减小了电路规模。用1.0 μm CMOS单元库进行综合,在50MHz时钟频率下工作时电路规模为6000关键词：视频解码 变字长解码 MPEG2 图像编码
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尤薇 作品数：2 被引量：0 H指数：0 供职机构：东南大学 研究主题：变字长解码 可重用设计 视频压缩标准 长字 AVS 黄晁 作品数：72 被引量：213 H指数：9 供职机构：宁波大学信息科学与工程学院 研究主题：视频编码 AVS 滤波方法 H.264 视频解码 戴春泉 作品数：2 被引量：7 H指数：1 供职机构：中国科学院计算技术研究所 研究主题：变字长解码 H.264 H.264视频解码器 专用集成电路 视频解码 李晓燕 作品数：4 被引量：2 H指数：1 供职机构：山东大学信息科学与工程学院 研究主题：AVS 变字长解码 FPGA验证 FPGA 基于AVS 叶波 作品数：32 被引量：37 H指数：4 供职机构：复旦大学信息科学与工程学院专用集成电路与系统国家重点实验室 研究主题：可测性设计 集成电路 VLSI MPEG2 可测性
