国家高技术研究发展计划(2012AA012001)
- 作品数：12 被引量：21H指数：3
- 相关作者：来金梅王健周灏杨萌叶海江更多>>
- 相关机构：复旦大学更多>>
- 发文基金：国家高技术研究发展计划更多>>
- 相关领域：电子电信自动化与计算机技术理学一般工业技术更多>>
- 可扩展和低功耗FPGA全定制配置电路设计被引量：2
- 2014年
- 针对现场可编程逻辑阵列(FPGA)器件规模日益扩大带来的FPGA编程下载电路扩展性和功耗问题,采用层次化和模块化方法设计编程下载全定制电路,引入新的器件"左""右"分区选择信号,去耦合列地址和帧地址,同时用硬件可编程思想设计字线/位线基本控制单元.实验结果表明该设计有效解决了FPGA编程下载全定制电路部分的扩展性问题,适用于同系列不同规模的FPGA设计,并且与常规设计相比,全定制配置电路即字线和位线控制电路在面积分别仅增加0.6%和0.1%的代价下,功耗分别降低了46.6%和49.6%.
- 张东越王健来金梅鲍丽春
- 关键词：FPGA全定制低功耗
- 迭代优化算法的自校准麦克风阵列声源定位系统被引量：4
- 2016年
- 设计了一种七元麦克风阵列,此阵列可以实现三维空间的近场和远场的声源定位同,并且可以进行自校准.该系统基于传统的时延估计算法,设计了在三轴方向上都包含三组麦克风的七元麦克风阵列,具备了自校准功能.在求解时采用了迭代优化算法,利用数值解逼近最优解,可以获取精确的近场和远场声源空间位置定位.该系统不仅适用于水平方位的角度跟踪而且能够三维追踪声源高度,结构简单,体积小,重量轻,携带方便.相较于传统仅适用于远场的近似公式,该算法在近场也能实现声源位置的精确定位,而且算法占用的RAM和ROM小,运算量小,定位精确.
- 孙放李四超来金梅
- 关键词：迭代优化声源定位时延估计算法自校准
- 一种基于线网划分的并行FPGA布线算法被引量：1
- 2014年
- 针对在现场可编程门阵列(FPGA)软件系统中大规模电路设计布线时间较长的问题,提出一种基于线网引脚位置划分且具有平台独立性的多线程FPGA布线算法。对高扇出线网采用将单根线网拆分成子线网并同时布线的方法,对低扇出线网采用选择若干位置不相交叠的线网进行同时布线的方法,给出线网边界框图的数据结构来缩短选择若干低扇出线网的时间,采取负载平衡机制和同步措施,分别提高布线效率和保证布线结果的确定性。实验结果证明,在Intel 4核处理器平台上,与单线程VPR算法相比,该并行算法的平均布线效率提高了90%,平均布线质量下降不超过2.3%,并能够得到确定的布线结果,在EDA方面具有重要的理论与实用价值。
- 朱春来金梅
- 关键词：现场可编程门阵列多线程布线
- 一种新型的FPGA配置位流压缩算法被引量：4
- 2014年
- 针对FPGA位流存储空间和下载时间日益增大的问题，提出了一种新型的位流压缩算法．该算法利用位流中存在的局部稀疏特性，对出现频次较高的少1符号进行压缩编码．本文围绕Virtex-4系列FPGA位流展开实验，分析了该算法中不同参数取值对压缩效率的影响，发现符号长度（Ls）及压缩阈值（T）合适的选值能够获得较为理想的结果．本文所提算法与另外一种实用的位流压缩算法LZSS相比压缩比减小了8％～12％．此外，本文算法相应的解压缩算法也十分简单，易于用硬件实现．
- 王驰王健杨萌来金梅
- 一种高速FPGA配置电路设计被引量：1
- 2013年
- 针对当前FPGA芯片编程下载(配置)电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内部编程点相应的字线与位线.采用与电路结构兼容的32位并行CRC32技术校验下载位流,以增强位流下载可靠性,并采用帧ECC电路对回读位流进行单比特纠错与多比特检错(SECDED).验证结果表明,该设计在内部振荡器频率为150MHz的情况下外部配置端口的最高吞吐率为3 680Mbps,在内部振荡器频率为200MHz的情况下最高吞吐率为4 896Mbps.
- 毛劲松叶海江周灏王健来金梅
- 关键词：现场可编程逻辑门阵列CRC32ECC
- 基于数字延时锁相环的FPGA IO延时管理电路被引量：2
- 2013年
- 本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.
- 王鹏翔周灏来金梅
- 一种新型的自动化FPGA互连测试算法
- 2013年
- 针对FPGA结构中出现特殊互连资源的现状,提出一种基于改进型深度优先搜索的测试算法。该算法将所有可编程互连开关等价对待,互连资源以图的形式表示,给每条边设定权重并选择最小权重边连入测试线网,对互连资源进行遍历搜索,以测试互连资源开路和短路故障。实验结果表明,该算法能够覆盖FPGA结构中出现的特殊互连资源,具有高度自动化的特点。
- 孙磊朱春梁传增王健来金梅
- 关键词：深度优先搜索现场可编程门阵列互连测试自动化
- 基于累积频数统计的FPGA互连资源时序库被引量：2
- 2013年
- 为提高现场可编程门阵列(FPGA)静态时序分析模块的仿真精度,提出一种累积频数仿真输入方法,基于此建立FPGA互连资源时序库,采用统计分析的方法对跳变时间进行累积频数分析。实验结果表明,该方法创建的互连资源时序库能够有效减小线性误差,提高仿真精度,并且与传统的均匀仿真输入方法相比,其仿真误差降至8.23%。
- 孟祥志杨萌来金梅
- 关键词：现场可编程门阵列静态时序分析
- 一种可扩展高速FPGA嵌入式ECC电路设计被引量：1
- 2014年
- 针对当前现场可编程门阵列(FPGA)嵌入式帧检错与纠错(ECC)电路速度低、可扩展性差的不足,设计了一种新型可扩展的高速流水线型帧ECC电路.它充分利用FPGA回读数据的特征,在FPGA回读数据的同时完成单帧数据的ECC校验,不占用额外的存储资源.每一级流水线的延时相对于整个FPGA配置电路的延时而言是非常小的,不会影响到整个FPGA配置电路的速度.实验结果表明,和Xilinx设计的ECC电路相比,本设计的平均最高工作频率是其1.5倍,平均资源占用率仅为其10%.此外,该帧ECC电路具有良好的扩展性,通过调整流水线的级数就能够很好地适应FPGA配置位流结构的改变.
- 叶海江来金梅
- 关键词：ECC流水线
- 带DLL反馈的延迟内插法TDC在FPGA上的实现被引量：3
- 2015年
- 本文设计了在FPGA上实现的一款带全数字的延时锁定环（DLL）反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温（-55-125℃）测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167 ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8％,16.5％,16.7％.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.
- 邵琦周灏来金梅
- 关键词：现场可编程门阵列
