福建省科技重大专项(2009HZ010002)
- 作品数：3 被引量：7H指数：1
- 相关作者：何明华王仁平魏榕山陈传东戴惠明更多>>
- 相关机构：福州大学更多>>
- 发文基金：福建省科技重大专项福建省自然科学基金福建省教育厅科技项目更多>>
- 相关领域：电子电信更多>>
- 高性能64位并行前缀加法器全定制设计被引量：1
- 2011年
- 基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半加器.该加法器全定制设计采用SMIC 0.18μm 1P4M CMOS工艺,版图面积为0.137 9mm2,在最坏情况下完成一次64位加法运算的时间为532.26 ps.
- 王仁平何明华魏榕山陈传东戴惠明
- 关键词：并行前缀加法器
- 基于MCU的SoC芯片版图设计与验证被引量：6
- 2011年
- 设计应用于数字抄表系统的基于MCU的SoC芯片.芯片内部集成多个硬宏单元,采用数字和模拟分开放置的方式基于SMIC 0.18μm 1P6M工艺进行版图设计.进行等效验证、静态时序验证、后仿真和基于Virtuso环境采用Calibre工具进行的物理验证.研究和解决在版图设计和验证过程中碰到的问题.最终设计的SoC芯片满足时序和制造工艺要求.仿真验证结果达到以下指标:工作频率40 MHz,芯片面积5.014 1 mm2,功耗43.12 mW,最大电压降65.262 mV,最大地电压反弹值59.735 mV,电迁移和串扰均低于规定的阈值,通过了后仿真.
- 王仁平何明华魏榕山
- 关键词：SOC设计MCU版图设计
- MAC控制器IP硬核的设计与验证
- 2010年
- 采用布局布线工具Encounter对MAC控制器IP硬核进行版图设计,版图设计完成后通过编辑StreamOut.map文件中层数导出符合Virtusoo工具要求的GDS文件,并基于Virtuso环境采用Calibre工具对MAC控制器IP硬核进行物理验证,对设计规则检查和版图与原理图一致性检查中存在的违规提出具体解决办法。通过物理验证后的版图导出def格式文件采用Star-RCXT工具进行寄生参数抽取,得到内部互连网络的详细寄生参数值用PrimeTime工具做精确时序分析。最终成功实现满足时序和制造工艺要求的MAC控制器IP硬核,达到设计的目标和要求。
- 王仁平何明华
- 关键词：版图设计静态时序分析
