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安徽高校省级自然科学研究基金(KJ2010A280)

作品数：10 被引量：20H指数：2
相关作者：梁华国易茂祥黄正峰李松坤吴义成更多>>
相关机构：合肥工业大学宿州学院更多>>
发文基金：国家自然科学基金安徽高校省级自然科学研究基金国家教育部博士点基金更多>>
相关领域：自动化与计算机技术电子电信自然科学总论更多>>

文献类型

  • 10篇期刊文章
  • 8篇会议论文

领域

  • 10篇自动化与计算...
  • 7篇电子电信
  • 1篇自然科学总论

主题

  • 7篇数据压缩
  • 7篇自测试
  • 7篇内建自测试
  • 7篇测试数据
  • 6篇测试数据压缩
  • 5篇折叠计数器
  • 5篇计数器
  • 4篇软错误
  • 4篇复用
  • 4篇BIST
  • 3篇电路
  • 3篇游程
  • 3篇功能复用
  • 2篇容错
  • 2篇扫描链
  • 2篇自选择
  • 2篇向量
  • 2篇LFSR
  • 1篇低功耗
  • 1篇电路结构

机构

  • 18篇合肥工业大学
  • 3篇宿州学院
  • 2篇江苏省南通商...

作者

  • 18篇梁华国
  • 5篇易茂祥
  • 5篇黄正峰
  • 3篇吴义成
  • 3篇陈田
  • 3篇李光宇
  • 3篇李松坤
  • 2篇李扬
  • 2篇李鑫
  • 2篇虎号
  • 2篇杨叔寅
  • 2篇秦晨飞
  • 2篇王伟
  • 1篇罗强
  • 1篇蒋翠云
  • 1篇郭凯
  • 1篇欧阳一鸣
  • 1篇邹毅文
  • 1篇李志杰
  • 1篇张欢

传媒

  • 3篇计算机研究与...
  • 2篇合肥工业大学...
  • 1篇电信科学
  • 1篇电子学报
  • 1篇清华大学学报...
  • 1篇计算机工程
  • 1篇电路与系统学...

年份

  • 1篇2014
  • 1篇2013
  • 3篇2012
  • 8篇2011
  • 5篇2010
共 10 条 记 录，以下是 1-10
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排序方式：
基于位差码的测试数据压缩方案
提出了一种新的测试数据压缩/解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来...
王丽娟梁华国陈田王伟李扬
关键词：测试数据压缩内建自测试
文献传递
并行折叠计数器的BIST方案被引量：4
2012年
本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.
梁华国李鑫陈田王伟易茂祥
关键词：内建自测试线性反馈移位寄存器多扫描链测试数据压缩
基于CVSL结构的组合逻辑选择性加固方案被引量：1
2014年
随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。
韩健梁华国黄正峰易茂祥
关键词：组合逻辑软错误
一种并行输出的折叠计数器方案
提出了一种并行输出的折叠计数器方案,这一方案是针对于折叠计数器结构做出的一种改进.折叠计数器作为一种测试模式生成器取得了很高的测试数据压缩率,但由于其每个时钟周期只产生一位测试数据,故只能应用于单扫描链结构,这样就会导致...
李松坤梁华国吴义成易茂祥
关键词：内建自测试折叠计数器
文献传递
基于折叠计数器的低功耗确定BIST方案
集成电路的高的测试功耗和激增的测试数据量增加了测试成本。为了降低集成电路的测试成本,需要降低集成电路的测试高功耗和减少测试数据量。首先,本文提出一种贪心算法来计算相容扫描单元集合;然后根据相容扫描单元集合重构扫描链,并对...
李鑫梁华国陈田王伟易茂祥
关键词：测试功耗测试数据压缩折叠计数器内建自测试
文献传递
硅通孔数目敏感的三维电路划分
三维电路（3D IC）在垂直方向上进行多个晶片的堆叠,使得芯片的集成度大大提高而成为一种极具发展前景的新型芯片。三维电路的关键技术是硅通孔（TSV）层间互连技术,而单个硅通孔就目前的特征尺寸而言占据了较大的芯片面积,且相...
邹毅文梁华国王伟陈田张欢
文献传递
基于功能复用的增强型扫描结构ESFF-SEAD
本文以检测老化和软错误为切入点,提出了一种既能在线检测老化又能在线检测软错误的电路结构,硬件开销增加不足10%,却很好地整合了两种功能。通过对增强型扫描结构的保持锁存器进行改进,使得其在不同的应用环境下可以进行模式间的切...
梁丽波梁华国黄正峰
关键词：软错误
文献传递
一种基于自选择状态的折叠计数器BIST方案被引量：1
2010年
提出了一种基于选择逻辑电路实现自选择折叠计数器状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过设计的选择电路来控制折叠距离的选取,从而实现了确定的与原测试集相等的测试模式生成.方案不仅实现了测试数据的压缩,而且成功避开了冗余的无用向量,以达到减少大量的测试时间的目的.实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间.
吴义成梁华国李松坤黄正峰易茂祥
关键词：内建自测试折叠计数器测试数据压缩
一种并行输出的折叠计数器方案被引量：1
2010年
提出了一种并行输出的折叠计数器方案.折叠计数器作为一种测试模式生成器取得了很高的测试数据压缩率,但由于其每个时钟周期只产生一位测试数据,故只能应用于单扫描链结构,这样就会导致测试时间过长.建议方案通过改进折叠计数器结构使其实现并行输出,这一改进既能保持折叠计数器高测试数据压缩率的优势,又能最大限度地降低测试应用时间,同时对应的解压结构简单规则.
李松坤梁华国吴义成易茂祥
关键词：内建自测试折叠计数器
一种基于功能复用的容错扫描链电路结构被引量：2
2012年
由于软错误已经成为影响芯片可靠性的主导原因,文章提出一种容忍软错误的高可靠BIST结构——TMR-CBILBO。通过构建三模冗余的容错扫描链电路结构,在触发器输出端插入表决器,可有效地防护单事件翻转,容忍瞬态故障引发的软错误。以多输入特征寄存器的功能复用为切入点,有效地降低容错设计的面积开销。在UMC 0.18μm工艺下针对ISCAS 89基准电路的实验结果表明,TMR-CBILBO的软错误率下降95.56%～98.21%,面积开销为71.68%～84.21%,性能开销为1.75%～4.39%。
黄正峰刘彦斌易茂祥梁华国
关键词：软错误功能复用三模冗余
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共2页<12>
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