王玉文
- 作品数：4 被引量：20H指数：2
- 供职机构：电子科技大学自动化工程学院更多>>
- 发文基金：国家自然科学基金教育部科学技术研究重点项目更多>>
- 相关领域：电子电信建筑科学更多>>
- 数字集成电路的混合模式内建自测试方法被引量：16
- 2006年
- 为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上述伪随机测试中未能覆盖的故障,采用一种不用存储来生成确定性测试矢量的方法。对标准电路的实验证明可获得较高的测试效率,特别适合数字集成电路的内建自测试。
- 谢永乐孙秀斌王玉文胡兵陈光
- 关键词：集成电路测试内建自测试M序列
- IP芯核测试响应的零混叠空间压缩
- 2005年
- 提出了一种片上系统内嵌IP芯核测试响应的空间压缩方法。将内建自测试中的测试矢量(样式)计算器状态作为空间压缩器的输入,只需利用被测芯核的测试集及对应无故障响应便能实现零混叠空间压缩,具有经单步压缩便可实现最大压缩比的特点,故在测试时间开销上优于经两步(模式)压缩才能实现零混叠的方法[1～2 ]。该方法不要求测试矢量的排序[3] ,故对IP芯核的确定性测试及伪随机测试皆适用。
- 谢永乐孙秀斌王玉文胡兵陈光
- 关键词：IP芯核混叠测试矢量内建自测试伪随机测试压缩器
- 数字IP芯核的多特征比较内建自测试方法(英文)被引量：2
- 2006年
- 由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方法———MSCB IST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCB IST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCB IST既可以用于确定性测试,也可以用于伪随机测试。
- 谢永乐王玉文陈光
- 关键词：IP芯核内建自测试伪随机测试
- 减少数字集成电路测试时间的扫描链配置被引量：2
- 2005年
- 研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构无关性。通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出可控性来分配一主输入至某一共用扫描寄存器的主输入组,直至形成一个极大组,这改进了利用被测电路测试集信息处理同样问题的方法[1]。还分析了在多输出有扇出电路中插入内置扫描单元,以增大结构无关输入的实现方法。对国际标准电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径。
- 谢永乐王玉文陈光
- 关键词：数字集成电路扫描链集成电路测试极大独立集测试集多输出
