袁秋香
- 作品数：7 被引量：2H指数：1
- 供职机构：国防科学技术大学计算机学院并行与分布处理国家重点实验室更多>>
- 发文基金：国家高技术研究发展计划更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一种能有效降低Memory BIST功耗的方法被引量：1
- 2012年
- 随着系统芯片(SoC)上存储器比重的日趋增加和Memory BIST(memory built-inself-test)的广泛应用,对较低测试功耗的嵌入式Memory BIST的设计要求越来越高,因为测试功耗一般为系统正常工作时的两倍多,而过高的功耗会烧毁电路和降低芯片成品率.通过采用按时钟域划分存储器组和串并结合的方法来降低Memory BIST的测试功耗.实验仿真结果表明,用该方法所得的最大功耗只有传统方法的1/14,可见该方法能有效降低测试时的能量损耗.
- 袁秋香方粮李少青刘蓬侠余金山徐长明
- 关键词：MEMORYBIST
- 一种具有扫描功能和超低建立时间的40nm门控时钟电路
- 门控时钟是VLSI设计中降低功耗的一种主要技术,对于使用细粒度的门控时钟策略的芯片,门控时钟单元对于整个芯片的性能有着重要作用。本文主要分析了两种门控时钟电路结构在40nm下的性能特点,并在此基础进上提出了一种新型的具有...
- 西西志华袁秋香赵振宇马卓张民选
- 关键词：门控时钟
- 文献传递
- 一种能有效降低Memory BIST功耗的方法
- 随着系统芯片(SoC)上存储器比重的日趋增加和Memory BIST(memory built-in self—test)的广泛应用，对较低测试功耗的嵌入式Memory BIST的设计要求越来越高，因为测试功耗一般为系统...
- 袁秋香方粮李少青刘蓬侠余金山徐长明
- 关键词：测试功耗
- DDR3 PHY的DFT集成设计和验证
- 目前,为了加快芯片的上市周期,SoC(System on Chip)更趋向于使用可复用的IP(Intellectual Property)核。由于高速内存接口DDR3采用了8次预取技术,其主流速度可以达到800Mbps,...
- Yuan Qiu-xiang袁秋香Fang Liang方粮
- 关键词：可测性设计
- 高性能CPU中高速接口IP核的DFT集成设计和验证
- 目前，为了加快芯片的设计效率和缩短设计周期，IP(Intellectual Property)核的可复用技术是SoC(System on Chip)设计的发展趋势。尤其是高速接口IP核的复用，在不清楚其内部具体设计和结构...
- 袁秋香
- 关键词：JTAGBISTLOOPBACK
- 一种具有扫描功能和超低建立时间的40nm门控时钟电路
- 门控时钟是VLSI设计中降低功耗的一种主要技术，对于使用细粒度的门控时钟策略的芯片，门控时钟单元对于整个芯片的性能有着重要作用。本文主要分析了两种门控时钟电路结构在40nm下的性能特点，并在此基础进上提出了一种新型的具有...
- 西西志华袁秋香赵振宇马卓张民选
- 关键词：集成电路门控时钟电路结构
- 文献传递
